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High-Capacity Electromagnetic Modeling Engine for High-Speed Digital SOCs and RF  

: 반도체 실리콘 상의 Passives 부품과 신호, 파워, 그라운드 패턴의 S-parameter 와 physical geometry based RLCk spice netlist 모델 추출      

'Huwin 은 Ansys Semiconductors 전자장 모델링 툴의 "Channel Partner" 로서 기술 지원을 담당하고 있습니다.'

Ansys RaptorH 는 반도체 IC layout 에 최적화 된 전자장 모델링 엔진인 RaptorX 와 gold standard 3D EM 엔진인 HFSS 를 내장하고 있어 EM 해석이 필요한 power grids, full custom blocks, spiral inductors, MiM/MoM capacitors, interposer, clock 및 high speed 선로와 mm-wave 전송 및 회로 구조에 대해 DC~110GHz 이상 대역까지 필요 엔진을 선택하여 매우 간편하게 모델 추출이 가능합니다.

매우 복잡하고 큰 구조의 full-module 단위의 모델 추출이 가능하고, CPU 병렬 연산에 의해 가용 코어 수에 비례하여 해석 속도를 단축할 수 있습니다.

Key Target Design Applications

Ansys RaptorH 특장점 :

Pushing the limits on capacity -회로가 복잡해지고 높은 주파수(수십GHz 의 메모리 신호, ~110GHz 의 mm wave 대역 신호)를 사용하는 최근의 설계에서 전자장 커플링에 의한 Cross-talk 문제와 신호 무결성 해석을 위해 수많은 포트 수 (수백 포트)와 칩 전체 영역에 걸친 임의의 패턴 구조를 모델링 해야 하는 필요성이 증대되고 있는데, RaptorX/H 는 이러한 설계에 대응할 수 있는 가장 적합한 모델링/해석 솔루션이 되고 있습니다.  

Unprecedented modeling  and simulation speed - RaptorX 의 IC 모델링에 특화된 하이브리드 방식(매우 많은 다층 유전체 구조에 대해서도 매우 빠른 Capacitance extraction, 최적화된 meshing 및 L/R/k 계산)의  해석 솔루션과 추출된 대용량 구조 베이스의 회로를 축약(reduction)할 수 있는 기술에 ANSYS 의 해석 효율화 및 다중 코어 연산 기법이 결합하여 전자장 해석 중에 가장 빠른 속도의 시뮬레이션 방법을 제공합니다.

Proven Accuracy - 모델링 엔진의 정확도는 실제 측정과의 비교를 통해 ~110Ghz 주파수까지 정확도가 검증되었고, 3000 종 이상의 반도체 공정 tech. node에 대한 검증된 tech 화일을 제공해 오고 있습니다. 특히 High-end nm CMOS 공정과 같이 비선형 다층 유전체와 비균질 물성 및 layout dependent effect (LDE- 제작시 구조 및 물성의 변화 영향) 가 전기적 특성 차이를 발생하는 경우에 대해 이를 고려한 정밀한 tech 화일(Advanced Fabrication Effects Techfile) 정의에 의한 물성 정의와 메쉬 단계에서 미리 변화된 구조를 반영하도록 하는 정밀한 해석 방법(LDE-aware EM solution)을 제공하므로 실제 공정 영향을 모두 고려할 수 있도록 하는 솔루션입니다.

Extremely user-friendly - 사용자 레이아웃 환경에 자동 연동되어 레이아웃 진행 중에 필요한 부분을 선택하여 해석하거나 임의의 포트 및 net 에 대해 간단한 마우스 클릭으로 바로 해석이 가능합니다. 또한 GDS 화일을 불러와 해석하는 경우 별도의 stand-alone GDS 뷰 상태에서 해석이 가능하므로, 해석 과정에서 레이아웃 환경의 라이선스를 점유하지 않는 해석이 가능합니다. 

Output models support all circuit analyses - 모델은 S-parameter 또는 Spice netlist 로 동시에 추출되고, spice netlist 모델의 경우 물리적 구조 베이스의 모델이므로 time-domain 해석이나, 노이즈 및 광대역 해석에 보다 적합한 모델입니다.

Substrate Model Extraction - Substrate 의 분산된 RC network 를 매우 빠르고 정확하게 모델링할 수 있는 알고리즘을 내장하고 있고, 도전성 Substrate 에서의 물리적인 전자기 현상 및 Substrate 아래 유한한 크기의 Metal background 에 대해서도 실제적인 정확한 해석이 가능합니다.  

Comprehensive front-to-back fully integrated Emag aware design flow - Ansys 의 Package 및 System 설계 해석 까지도 확장할 수 있는 flow 구축 가능한 솔루션입니다.

Inductor and Transformer Design Tools                 

: Ansys VeloceRF is an inductive device synthesis and modeling tool that supports advanced nodes as low as 3nm and integrates with leading EDA platforms.

Synthesize and Model Spiral Devices and T-lines to 3nm

Ansys VeloceRF 는 복잡한 spiral 소자와 T-lines (mm-wave transmission lines) 소자를 자동으로 생성해주는 synthesize 툴 입니다.  RF 레이아웃 설계자가 빠르게 전기적인 설계 목표치 값을 만족하는 DRC-clean Devices 를 생성하여 Custom 된 Size 설계와 Cost 를 최소화 하는 설계를 가능하게 하고 생성된 Devices 는 바로 instantiating ready-to-tape-out layouts 이 가능합니다.

Single-ended and Differential spiral inductors (center-tap terminal is optional) :

Transformers, baluns, T-coils and series differential (optional center-tap terminal for primary and/or secondary inductors) :

Multiple types of transmission lines : Shielded, double-shielded, strip lines, couplers, combiners and other types that are ready to tape out

Multiple types of differential transmission lines :

T-line bends and junctions :

Ansys VeloceRF 특장점 :

Synthesize DRC-clean Devices - 반도체 공정에 따른 DRC/DFM (inclyding fill) 를 만족하는 소자 생성이 가능 (DRC-clean PCells , Layout, schematic and symbol 자동 생성)

Silicon Verified - 생성된 소자들의 실측을 통해 검증된 정확도 보장 (생성과 동시에 S-parameter model 및 Highly compact RLCk netlist 모델 생성)

Supported by All Major Foundries - 주요 파운드리의 모든 공정에 대해 인증된 Tech. file 제공 (최신 3nm 공정까지 제공)

Reduce Silicon Size and Cost - Custom 소자를 이용한 설계가 가능한 유일한 표준 솔루션 (층 선택과 구조 변수 파라미터 갖는 Custom PCells/PyCells with maximum flexibility 생성), 생성된 소자를 초기 레이아웃 단계에서 배치하여 서로간의 coupling(cross-talk 검증) 분석이 초기 단계에서 가능하므로 coupling 문제가 되지 않는 최적 배치 및 floorplan 가능하며 guard rings 필요 여부도 검토 가능, 인덕터의 파라메트릭 스윕 해석을 통한 최적 모델 생성 및 회로 해석이 가능.

Synthesize Millimeter-Wave Devices for Nanometer CMOS in Seconds - 검증된 mm-wave 주파수 대역 소자 생성으로, microstrip, coplanar waveguides (shielded and double shielded), striplines, 45-도 90-도 bends, T-junctions, stubs 를 레고 블럭처럼 조합하여 branchline coupler, Wilkinson dividers 등의 수동 집적 회로를 실시간으로 구현 가능.

Seamless Integration with EDA Platforms and Foundry Design Kits - 200 여 이상의 파운드리 공정 (CMOS, BiCMOS, GaAs, SOS, SOI - Samsung, TSMC, UMC, Global Foundries, TowerJazz 등) 을 지원하고, 업계의 leading EDA platforms 에 완전히 결합된 EDA 환경을 제공.

Supports Advanced Process Technologies and High-frequency Effects - Layout-dependent effects (LDE)를 적용하여 3D-meshing 에 반영하는 알고리즘과 매우 빠른 3D substrate RC network 를 해석에 반영하여 추출된 모델은 매우 정확하고, 전자기 현상 및 전류 분포, skin and proximity 효과 등을 반영하는 모델을 생성.

EM-aware Parasitic Extraction Sign-Off            

: Ansys Exalto 는 강력한 EM 모델 추출 엔진을 기반으로 post-LVS RLCk 를 추출하여 회로에 자동으로 결합하는 기능으로 최종 회로 해석 단계에서 전자계 커플링을 고려한 Sign-Off 가 가능하도록 하는 툴입니다.

Parasitic Model Extraction for Electrical, Magnetic and Substrate Crosstalk :

Ansys Exalto 의 post-LVS RLCk 추출과 자동 회로 스케메틱에서의 모델 결합 기능은 IC 설계 엔지니어가 서로 인접한 회로 블럭간의 매우 정확한 crosstalk 를 반영하여 간편하게 회로 해석이 가능하도록 하여, 최종 Sign-off 단계에서 Crosstalk 에 의한 설계 문제를 해결할 수 있도록 합니다.

Key Features :

- High capacity and speed

- Complements RC extractors

- Highly compact models

- Coupling across hierarchy

- Interfaces with LVS

- Interactive graphic interface

Ansys Exalto 특장점 :

Extract Crosstalk for EM and Substrate Coupling Signoff - DC, AC, harmonic balance 및 SP 해석이 가능한 passive, causal DC accurate S-parameters 모델 생성과, transient, shooting 및 noise 해석이 가능한 passive, causal, highly compact RLCk netlist 모델이 SPICE 포맷에 맞춰 추출되어 바로 회로 분석이 가능.

Model Crosstalk Between Nets and Blocks Belonging to Different Design Hierarchy Levels - 큰 인덕터와 그 아래의 소자들과의 capacitive coupling 추출로  수많은 소자들과의 수천개의 capacitive coupling 도 고려 가능.

Industry's Fastest RLCk Extraction Engine - Ansys 의 모델링 엔진과 결합하여 업계에서 가장 빠른 모델 추출이 가능, 예를 들어 매우 조밀한 600um X 400um 7-metal-layer power grid 를 수분내에 해석 및 파워 앰프의 모든 인덕터간 커플링을 수초내에 분석

Small, Highly Compacted EM Models - unique netlist reduction methodology 구현으로 990% 이상 단축된 compact netlist 를 추출하여 기존 RC extraction 회로에 Lk 를 추가된 블럭 간 커플링이 고려된 회로를 간편하게 해석하도록 함. 

'What-if' Scenarios - critical nets 의 각각 다른 상황에 대해 다양한 "what-if" 분석이 가능

Integrates Easily with Third-Party LVS and LPE Tools - 추출된 모델은 third-party LPE 툴들과 자동으로 연결 및 "extracted views" 와 "extracted netlists" 를 지원.